Responsable(s) du cours

Description du cours

Objectif du cours

À la fin du cours, l'étudiant devra être en mesure :

• d'analyser et de concevoir des circuits CMOS simples et complexes;
• de comprendre les procédés de fabrication de circuits intégrés ainsi que le fonctionnement des différents types de mémoires.

À la fin des séances de laboratoire, l'étudiant devra être capable de:

• réaliser le dessin des masques de circuits;
• vérifier le respect des règles de design;
• simuler des structures CMOS au niveau circuit;
• utiliser convenablement les progiciels spécialisés pour la conception de circuit.

Contenu du cours

1. Introduction : évolution des technologies, Loi de Moore, Rendement. Métriques : fiabilité, puissance, délais, marge de bruits. Niveaux d'abstraction, modèles de transistor MOS et de jonction pn.
2. Modèles détaillés du transistor MOS : relation I-V, canal long et court, saturation, courant sous le seuil, capacités et thyristors parasites. L'inverseur CMOS : fonction de transfert, tension de seuil, marges de bruit
3. Technologies et procédés de fabrication. Purification et croissance de lingot. Photolithogravure. Émulsion. Étapes de fabrication et de traitement : croissance, déposition, gravure, implantation ionique, diffusion, mise en boitier.
4. Masques et règles de dessin d'une technologie CMOS. Outils d'aide pour le dessin des masques : extraction de circuits et vérification (DRC, LVS). Électromigration. Vidéos sur la fabrication d'un circuit intégré. Introduction aux portes logiques CMOS statique : réseau PDN, PUN, dessin des masques, graphe d'Euler, diagramme en bâtonnets.
5. Interconnexions : capacités et résistances parasites. Modèles d'interconnexions : ponctuel, distribué, pi, T. Délai d'Elmore. Optimisation du délai. Délai de l'inverseur : dimensionnement selon la performance, la puissance, la pente. Effet de l'entrance et la sortance.
6. Attaque de grosses charges capacitives. Portes logiques CMOS : modèles de délai intrinsèque et extrinsèque, techniques de design.
7. Puissance : statique, dynamique, courants de court-circuit et de fuite, réduction, distribution, dimensionnement pour la puissance. Logique à rapport d'impédance. Logique dynamique : Domino, NORA/Zipper, fuite et partage de charges. Logique DCVS.
8. Circuits séquentiels et éléments de mémoire : temps de prépositionnement et de maintien, latches, flip-flops, maître-esclave, bascule à impulsion, mémoires statiques et dynamiques. Stratégie de génération d'horloge. Monostables et multivibrateurs.
9. Conception de modules arithmétiques. Additionneurs : propagation de retenue, miroir, réseau à relais, Manchester. Architectures à sélection, saut et anticipation de retenue. Arbres d'additionneurs. Multiplicateurs. Décaleurs.
10. Mémoires à semiconducteur : hiérarchie et architecture de mémoires. CAM. SRAM : 6 transistors, 4 transistors, stratégies de lecture et d'écriture. DRAM: 3 transistors, 1 transistor. ROM, EPROM, EEPROM. Flash EPROM: NAND, NOR. Circuiteries périphériques.
11. Introduction aux méthodologies de conception de circuits intégrés : compromis, modèles de coût, aspects économiques, Boitiers, règle de Rent. Styles de design : full custom, cellules normalisées, matrice de portes, mers de portes, PLA, matrices configurables (SRAM, antifusible), ASIC, ASIC structuré, macro-cellules, SoC, plateformes. Rendement. Réduction à l'échelle. Limitations technologiques.

Modalités d'évaluation

* Barême: Selon la distribution des notes finales. Le meilleur des deux examens compte pour 30 % et l'autre pour 20 %. Une note supérieure à 50 % de la moyenne pondérée des deux examens est exigée. Si ce seuil n'est pas atteint, la mention échec sera automatiquement attribuée au cours et ce, quelles que soient les notes obtenues aux travaux pratiques.

LABORATOIRES

Les séances de laboratoires (3 heures)/semaine) sont obligatoires et font partie intégrante du cours et de l'évaluation. Les étudiants doivent se présenter aux séances afin d'effectuer les travaux pratiques et présenter leurs résultats à l'auxiliaire d'enseignement.

Le laboratoire 1 est réalisé de manière individuelle. Les  laboratoires 2 et sont réalisés en équipes de 2 étudiants. Le Projet peut être accompli en équipe de 3 ou 4 étudiants.

Chaque travail pratique sera présenté sous la forme d'un rapport identifié avec votre nom, le numéro du cours et du groupe, ainsi que le numéro du travail pratique en utilisant le gabarit fourni pour le cours. Une pénalité de retard de 25% par jour sera appliquée aux travaux remis après les dates prévues dans l'énoncé du laboratoire.

Remise des rapports: Une pénalité de retard de 25% par jour sera appliquée aux travaux remis après les dates prévues dans l'énoncé de laboratoire. Nous encourageons fortement l'entraide entre les étudiants, principalement pour partager des idées (architectures, diagrammes blocs brouillon), leur savoir-faire, les astuces, etc. Il est toutefois interdit que tout document, rapport ou fichier soit copié, divulgué, transformé ou non. Le réglement no 18 de l'UQAM sur les infractions de nature académique sera appliqué avec rigueur. En cas de doute sur l'originalité des travaux, un test oral peut être exigé.

Engagements et Responsabilités

Intégrité académique

Médiagraphie

VO Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic -- Digital Integrated Circuits - A Design perspective, Second Edition -- Prentice Hall, 2003.

UO www.moodle.uqam.ca Les transparents et énoncés de laboratoires sont disponibles sous MIC5120.

VC Martin, Ken -- Digital Integrated Circuit Design, Oxford University Press, 2000.

VC Savaria, Yvon -- Conception et vérification des circuits VLSI -- Édition de l'École Polytechnique de Montréal, 1998.

VC Weste, N.H.E., Harris D. -- CMOS VLSI Design - A Circuits and Systems Perspective, 3rd Edition -- Addison Wesley, 2005.

VC Jacob Baker, R, Harry, W., Li, Boyer, David E. -- CMOS Circuit Design, Layout & Simulation -- IEEE Press, 1998.

VC Smith, Michael John Sebastian -- Application - Specific Integrated Circuits -- Addison Wesley, 1997.

VC Mukherjee, Amar -- Introduction to nMOS & CMOS VLSI systems design -- Prentice Hall, 1986.

VC Mead & Conway -- Introduction aux Systèmes VLSI -- Inter-Edition, 1983.

VC N.H.E. Weste, Eshraghian -- Principle of CMOS VLSI design. A System Perspective -- Addision Wesley, 1993, Second Edition.

VC Geiger, R.L., Allen, P.E., Strader, N.R. -- VLSI Design Techniques for analog and digital circuits -- McGraw-Hill.

VC Mavor, J., Jack, M.A., Denyer, P.B. -- Introduction to MOS LSI Design -- Addison Wesley, 1983.
 

Qualités de l'ingénieur et unités d'agrément

Qualités de l'ingénieur

Lexique (A : Qualité abordée, D: Qualité développée, E: Qualité évaluée, *: Évaluation collectée)

(Q1: Connaissances en génie; Q2: Analyse de problèmes; Q3: Investigation; Q4: Conception; Q5: Utilisation d'outils d'ingénierie; Q6: Travail individuel et en équipe; Q7: Communication; Q8: Professionnalisme; Q9: Impact du génie sur la société et l'environnement; Q10: Déontologie et équité; Q11: Économie et gestion de projets; Q12: Apprentissage continu)